计算机科学家设定基准以优化量子计算机性能

两位UCLA计算机科学家表明，现有的编译器(告诉量子计算机如何使用其电路执行量子程序)会抑制计算机实现最佳性能的能力。具体来说，他们的研究表明，改进量子编译设计可以使计算速度比目前演示的速度快45倍。

所述计算机科学家创建了一个家庭基准量子的电路与已知的最佳深度或尺寸。在计算机设计中，电路深度越小，可以更快地完成计算。较小的电路也意味着可以将更多的计算打包到现有的量子计算机中。量子计算机设计师可以使用这些基准来改进设计工具，从而找到最佳的电路设计。

加州大学洛杉矶分校萨穆里分校工程学院杰出的计算机科学教授，首席研究员Jason Cong说：“我们相信'先测量，然后改进'的方法。” “现在，我们已经揭示了巨大的最优差距，我们正在开发更好的量子编译工具，我们希望整个量子研究界也能这样做。”

丛和研究生Daniel(Bochen)Tan在四种最常用的量子编译工具中测试了他们的基准。一项详细研究他们的研究的研究发表在IEEE Transactions on Computers上，是同行评审的期刊。

Tan和Cong已制定了名为QUEKO的基准测试，该基准测试是开源的，可在软件存储库GitHub上获得。

量子计算机利用量子力学同时执行大量计算，这有可能使它们比当今最好的超级计算机成倍地更快，更强大。但是，在将这些设备移出研究实验室之前，需要解决许多问题。

例如，由于量子电路工作方式的敏感性，微小的环境变化(例如较小的温度波动)会干扰量子计算。当这种情况发生时，量子电路被称为退相干-也就是说它们一旦编码就丢失了信息。

康说：“如果我们能通过更好的布局综合将电路深度减半，那么我们就可以有效地使量子器件退相干的时间加倍。”

康补充说：“这项编译研究可以有效地延长时间，这相当于在实验物理学和电气工程领域取得了巨大进步。” “因此，我们希望这些基准能够激发学术界和整个行业发展更好的布局综合工具，从而有助于推动量子计算的发展。”

Cong和他的同事在2000年代初期曾做出类似的努力，以优化经典计算机中的集成电路设计。这项研究仅使用优化的布局设计就有效地推动了计算机处理速度的两代进步，从而缩短了构成电路的晶体管之间的距离。无需对技术进步进行任何其他重大投资，例如在物理上缩小电路本身，就可以实现这种具有成本效益的改进。

UCLA量子科学与工程中心的执行主任Mark Gyure说：“当今存在的量子处理器受到环境干扰的极大限制，这严重限制了可以执行的计算时间。”研究。“这就是为什么康教授团队最近的研究结果如此重要的原因，因为它们已经表明，迄今为止，大多数量子电路的实现都可能效率极低，而经过更优化地编译的电路可以使执行更长的算法。这可能导致当今的处理器解决了比以前想象的要有趣得多的问题。这对于该领域来说是极其重要的进步，而且令人兴奋。”

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